Reti sequenziali e memorie

Ricordare

Le porte logiche viste finora formano reti combinatorie: finiti i transitori, l’uscita dipende solo dagli ingressi di quel momento. Una rete così non sa contare, perché per contare bisogna ricordare a che numero si era arrivati. Una rete sequenziale ha anche elementi di memoria: una parte combinatoria riceve gli ingressi e lo stato memorizzato, e produce le uscite e lo stato nuovo, che torna in memoria. Con abbastanza memoria una rete così esegue qualunque algoritmo, ed è lo schema di ogni calcolatore.

In elettronica digitale ricordare un bit è facile, e i transistori che l’umanità fabbrica ogni anno sono in grandissima parte celle di memoria. Questo articolo parte dal circuito più semplice che ricorda, il bistabile, arriva ai latch e alle reti comandate da un clock, e finisce con le due memorie più diffuse nei calcolatori, la SRAM e la DRAM.

Il bistabile

Due invertitori in anello, l’uscita di ciascuno all’ingresso dell’altro, si sostengono a vicenda: se $V_x$ è basso, $V_y$ è alto, e $V_y$ alto tiene basso $V_x$. Lo stesso vale con i valori scambiati. Il circuito ha due stati e ci resta finché è alimentato: è un bistabile. Nel piano $(V_x, V_y)$ gli stati possibili sono le intersezioni della caratteristica del primo invertitore, $V_y = f(V_x)$, con quella del secondo, $V_x = f(V_y)$, e sono tre: i due stati estremi e un punto alla soglia di commutazione, dove $V_x = V_y = V_M$.

Il terzo punto non si osserva mai. Per capire perché serve la dinamica: ciascuna uscita ha una capacità, e insegue il valore imposto dalla caratteristica con un ritardo. In un modello semplice, con la stessa costante di tempo $\tau$ per i due invertitori,

$$\tau\frac{dV_x}{dt} = f(V_y) - V_x , \qquad \tau\frac{dV_y}{dt} = f(V_x) - V_y .$$

Per l’invertitore CMOS di riferimento, con una piccola modulazione della lunghezza di canale, la pendenza alla soglia è circa $-33$: uno scarto di un millivolt raggiunge metà dell’alimentazione in $\tau\ln(1650)/32 \approx 0{,}23\,\tau$. Il rumore dei transistori basta a far cadere il circuito da una parte o dall’altra. Alcuni processori sfruttano proprio questo per generare bit casuali: forzano un bistabile alla soglia, lo lasciano andare e leggono da che parte cade.

Il tempo di decisione cresce come il logaritmo dell’inverso dello scarto iniziale, senza limite: uno stato che parte esattamente alla soglia ci resta per un tempo imprevedibile. È la metastabilità, e riguarda ogni elemento di memoria che deve catturare un segnale che cambia nel momento sbagliato.

Il latch set-reset

Un bistabile ricorda, ma non si può scrivere. Il latch set-reset sostituisce gli invertitori con due porte NOR: $Q = \overline{R + \overline{Q}}$ e $\overline{Q} = \overline{S + Q}$. Una NOR con un ingresso a 0 è un invertitore dell’altro ingresso; con un ingresso a 1 dà 0 comunque. Quindi:

• con $S = R = 0$ le due NOR sono invertitori in anello, e il latch conserva lo stato;
• con $S = 1$ e $R = 0$ la seconda NOR dà $\overline{Q} = 0$ e la prima $Q = 1$: il latch viene impostato a 1, e ci resta quando $S$ torna a 0;
• con $S = 0$ e $R = 1$ il latch viene azzerato, $Q = 0$;
• con $S = R = 1$ le due uscite sono entrambe 0, e non sono più l’una la negazione dell’altra. Se poi $S$ e $R$ tornano a 0 insieme, le due NOR tendono a portarsi a 1 nello stesso momento: lo stato finale dipende da quale porta è più veloce, o il circuito resta metastabile. Questa combinazione non si usa.

A livello di transistori un latch a NOR richiede otto transistori. Una versione più compatta ne usa sei: un bistabile di due invertitori, con due transistori $n$ verso massa, uno comandato da $S$ sul nodo $\overline{Q}$ e uno comandato da $R$ sul nodo $Q$. Per impostare il latch il transistore di $S$ deve tirare giù $\overline{Q}$ contro il transistore $p$ dell’invertitore che lo tiene alto.

Con i transistori di riferimento e $V_{DD} = 3{,}3$ V, un transistore di $S$ con $k$ doppio porta il nodo a $0{,}84$ V, ben sotto la soglia. Durante la gara scorre però una corrente diretta tra alimentazione e massa: il latch compatto commuta più lentamente di quello a NOR, e con $S = R = 1$ consuma di continuo.

Reti asincrone e sincrone

Un latch reagisce subito ai suoi ingressi, e questo è un problema quando gli ingressi vengono da reti combinatorie. Le porte hanno ritardi diversi, e durante i transitori le loro uscite possono assumere per un attimo valori sbagliati, i glitch. Una rete combinatoria li dimentica alla fine del transitorio; un latch li ricorda.

L’esempio più semplice è una NOR che riceve $A$ e la sua negazione: in regime la sua uscita è sempre 0, perché uno dei due ingressi è sempre 1. Ma se l’invertitore ritarda di 3 ns e la NOR di 1 ns, quando $A$ scende a 15 ns la negazione risale solo a 18 ns, e per tre nanosecondi la NOR vede due zeri: la sua uscita va a 1 da 16 a 19 ns. Se quell’uscita comanda l’ingresso $S$ di un latch, il latch memorizza un 1 che nessuna tabella di verità prevede.

In un sistema grande, con milioni di percorsi di ritardi diversi, controllare tutti i transitori è impossibile. La soluzione che si usa quasi sempre è un segnale comune, il clock, un’onda quadra a frequenza fissa: gli elementi di memoria si aggiornano solo in momenti stabiliti dal clock, quando i transitori delle reti combinatorie sono finiti. Sono le reti sincrone. Aspettare il clock rallenta un poco, ma rende il progetto trattabile, e la frequenza massima del clock diventa la misura della velocità di un processore: il periodo deve superare il ritardo del percorso combinatorio più lento tra due memorie.

Il latch più semplice comandato dal clock aggiunge due porte AND agli ingressi del latch set-reset, comandate dal clock: con il clock basso le AND danno 0, e il latch conserva lo stato; con il clock alto funziona come un latch set-reset. Nella versione compatta bastano due transistori $n$ in serie a quelli di $S$ e di $R$, con il gate sul clock; la serie, per la proposizione sui transistori in serie, ha un $k$ più piccolo, e i due transistori vanno fatti più larghi perché la serie vinca ancora sul transistore $p$. Un elemento così è trasparente finché il clock è alto: se gli ingressi cambiano mentre il clock è alto, cambia anche la memoria. Mettendo in cascata due latch comandati da fasi opposte del clock si ottiene un elemento che cambia stato solo sul fronte del clock, il flip-flop. I nomi non sono usati da tutti allo stesso modo, e per un componente reale vale quello che scrive il costruttore nel suo foglio tecnico.

Le memorie a semiconduttore

Un gigabyte sono $8\cdot2^{30} \approx 8{,}6\times10^9$ bit. Fatti con latch da sei transistori, sarebbero più di cinquanta miliardi di transistori: per questo le memorie di grande capacità usano celle ridotte all’osso. Le famiglie principali sono tre.

• La SRAM, RAM statica, conserva i bit in bistabili, finché c’è alimentazione. RAM sta per random access memory: il tempo per leggere un bit non dipende dalla sua posizione, a differenza di un disco, dove bisogna aspettare che la testina arrivi al punto giusto.
• La DRAM, RAM dinamica, conserva i bit come cariche su condensatori, che si perdono lentamente e vanno rinfrescate.
• Le memorie non volatili conservano i dati per anni senza alimentazione. Le più diffuse sono le memorie flash, inventate da Fujio Masuoka alla Toshiba negli anni Ottanta, in cui il bit è una carica intrappolata in un gate isolato che sposta la soglia del transistore, come la carica nell’ossido di un condensatore MOS.

La cella SRAM ha sei transistori: due invertitori in anello e due transistori $n$ di accesso, che collegano i due nodi a due linee verticali, le bit line $BL$ e $\overline{BL}$. Una linea orizzontale, la word line $WL$, comanda i gate di accesso di tutte le celle di una riga. Per scrivere si forzano le bit line a valori opposti e si alza la word line; per leggere si precaricano le bit line, si alza la word line e si guarda quale delle due scende. È veloce e non richiede manutenzione, ma è grande: si usa nelle memorie cache dei processori.

La DRAM

La cella DRAM, inventata da Robert Dennard all’IBM nel 1966 e in commercio dal 1970, è un transistore e un condensatore: un 1 è un condensatore carico, uno 0 un condensatore scarico. Le celle stanno in una matrice, con le word line sulle righe e le bit line sulle colonne; alzando una sola word line si accede a una riga, e ogni bit line porta il bit della sua colonna.

Per scrivere uno 0 si porta la bit line a massa e si alza la word line: il condensatore si scarica attraverso il transistore. Per scrivere un 1 si porta la bit line a $V_{DD}$: il transistore carica il condensatore, ma, come ogni pass-transistor a canale $n$, si ferma a $V_{DD} - V_{TH}$. Per questo nelle DRAM la word line si porta di solito sopra $V_{DD}$, di almeno una soglia.

Con la word line bassa la carica dovrebbe restare, ma se ne va: per le correnti sotto la soglia del transistore di accesso, per le correnti inverse delle giunzioni, per le perdite del dielettrico. Con un condensatore di $20$ fF e una corrente di perdita di $1$ fA, la tensione cala di $0{,}3$ V in sei secondi, e le perdite crescono molto con la temperatura. Ogni cella va quindi letta e riscritta periodicamente: gli standard delle memorie DDR prevedono un rinfresco ogni 64 ms.

La lettura è la parte delicata. La bit line, lunga e collegata a migliaia di celle, ha una capacità molto più grande del condensatore della cella. Si precarica a $V_{DD}/2$, la si lascia isolata e si alza la word line: la carica della cella si divide tra i due condensatori.

Con $C_M = 20$ fF, $C_{BL} = 200$ fF, $V_{DD} = 1{,}5$ V e una soglia di $0{,}4$ V, un 1 memorizzato senza word line sovralimentata vale $1{,}1$ V. La bit line sale da $0{,}75$ a $0{,}782$ V, appena $32$ mV; con uno 0 scende a $0{,}682$ V, $68$ mV. Il segnale è piccolo e va amplificato. L’amplificatore di lettura è un bistabile, due invertitori in anello tra la bit line e una linea di riferimento a $V_{DD}/2$: portato alla soglia e lasciato libero, cade dalla parte dello scarto, e in un tempo che per la proposizione sulla stabilità dura pochi $\tau$ riporta la bit line a $0$ o a $V_{DD}$. Dopo la lettura il condensatore della cella è vicino a $V_{DD}/2$: la lettura distrugge il dato, e l’amplificatore, che ha appena riportato la bit line al livello pieno, lo riscrive nella cella.

La DRAM è più lenta della SRAM, ha bisogno di un amplificatore delicato e di un rinfresco continuo, e ogni lettura va seguita da una scrittura. Ha un solo vantaggio, la cella piccola, ma è decisivo: la memoria principale dei calcolatori è fatta di DRAM, e la SRAM resta dove serve la velocità.

Esercizi risolti e commentati

Esercizio 1. Un bistabile ha una pendenza alla soglia $g = -33$ e costante di tempo $\tau$. Quanto tempo serve perché uno scarto iniziale di $1$ mV, e poi di $1\ \mu$V, arrivi a $1{,}65$ V, nel modello linearizzato?

Soluzione. Lo scarto cresce come $\delta\,e^{(|g| - 1)t/\tau}$, e arriva a $1{,}65$ V dopo $t = \tau\ln(1{,}65\ \text{V}/\delta)/(|g| - 1)$. Con $\delta = 1$ mV, $t = \tau\ln1650/32 = 0{,}23\,\tau$; con $\delta = 1\ \mu$V, $t = \tau\ln(1{,}65\times10^6)/32 = 0{,}45\,\tau$.

Commento. Mille volte meno di scarto costa solo il doppio del tempo, ma il tempo non ha limite: con uno scarto nullo il modello resta alla soglia per sempre. Nei circuiti reali il rumore toglie il pareggio esatto, ma non si può garantire un tempo massimo di decisione. Per questo un segnale che arriva da un altro dominio di clock passa per due o tre flip-flop in fila, che riducono a valori trascurabili la probabilità che uno stato metastabile arrivi alla logica.

Esercizio 2. Nel latch compatto con i transistori di riferimento, $k_p = 0{,}86$ mA/V² e $V_{DD} = 3{,}3$ V, a che tensione scende il nodo $\overline{Q}$ con il transistore di $S$ uguale al transistore $p$, e con uno di $k$ doppio?

Soluzione. Con $k$ uguali, per la simmetria delle due correnti, il nodo si ferma a $V_{DD}/2 = 1{,}65$ V: esattamente alla soglia dell’invertitore che lo legge, e la commutazione non è garantita. Con $k_S = 2k_p$ il nodo scende sotto la soglia; ipotizzando i due transistori in zona ohmica, l’uguaglianza delle correnti

$$2k_p\left[2{,}96\,V - \frac{V^2}{2}\right]\cdot2 = 2k_p\left[2{,}96\left(3{,}3 - V\right) - \frac{\left(3{,}3 - V\right)^2}{2}\right]$$

ha la soluzione $V = 0{,}84$ V. Entrambi i transistori hanno una tensione ai capi minore di $2{,}96$ V, e l’ipotesi è verificata.

Commento. A $0{,}84$ V l’invertitore che legge il nodo porta $Q$ in alto, il transistore $p$ si spegne e il nodo scende a zero. Una volta commutato, il latch non consuma più; durante la gara, invece, passano più di 7 mA.

Esercizio 3. Nel circuito del glitch, l’invertitore ha un ritardo di 3 ns e la NOR di 1 ns. Quanto dura l’impulso sbagliato? Che cosa cambia se $A$ sale invece di scendere?

Soluzione. Quando $A$ scende, la NOR vede due zeri dal momento in cui $A$ è sceso fino a quando la negazione risale, per il ritardo dell’invertitore: 3 ns. L’uscita della NOR ripete l’intervallo spostato di 1 ns. Quando $A$ sale, invece, la NOR vede per 3 ns due uni, e la sua uscita resta a 0: nessun glitch.

Commento. Il glitch dipende dalla direzione del fronte e dalle differenze dei ritardi, cose che un’analisi puramente logica non vede. In una rete sincrona non importa: il latch guarda l’uscita della NOR solo quando il clock lo abilita, dopo la fine dei transitori.

Esercizio 4. In una DRAM con $C_M = 20$ fF, bit line precaricata a $0{,}75$ V e word line sovralimentata, un 1 è memorizzato a $1{,}5$ V. Qual è la capacità massima della bit line perché la lettura sposti la bit line di almeno $50$ mV?

Soluzione. Dalla condivisione di carica lo spostamento è

$$V_f - V_{BL} = \frac{C_M}{C_M + C_{BL}}\left(V_M - V_{BL}\right) = \frac{C_M}{C_M + C_{BL}}\cdot0{,}75\ \text{V} .$$

La condizione $V_f - V_{BL} \ge 0{,}05$ V dà $C_M/(C_M + C_{BL}) \ge 1/15$, cioè $C_{BL} \le 14\,C_M = 280$ fF.

Commento. La capacità della bit line cresce con il numero di celle collegate. Le memorie si dividono in blocchi con bit line corte, e i progettisti cercano di tenere alta la capacità della cella in un’area sempre più piccola: i condensatori delle DRAM moderne sono cilindri alti e stretti, scavati o costruiti in verticale.

Esercizio 5. Quanti transistori servono per $1$ GiB di SRAM e quanti per $1$ GiB di DRAM?

Soluzione. $1$ GiB sono $8\cdot2^{30} = 8{,}59\times10^9$ bit. Con sei transistori per bit la SRAM ne richiede $5{,}2\times10^{10}$; la DRAM $8{,}6\times10^9$, uno per bit, più altrettanti condensatori, oltre ai circuiti di decodifica e di lettura comuni a molte celle.

Commento. A parità di tecnologia una cella DRAM occupa una frazione dell’area di una cella SRAM. È per questo che i moduli di memoria dei calcolatori sono di DRAM, mentre la SRAM, veloce ma costosa in area, occupa pochi megabyte vicino ai nuclei del processore.