Porte logiche CMOS

Reti di pull-up e di pull-down

Nell’invertitore CMOS un transistore $n$ tira l’uscita verso massa e un transistore $p$ la tira verso l’alimentazione. Le porte a più ingressi seguono la stessa idea con più transistori: una rete di pull-down di transistori $n$ tra l’uscita e massa, e una rete di pull-up di transistori $p$ tra l’alimentazione e l’uscita, dal verbo inglese to pull, tirare. Per ogni combinazione degli ingressi una sola delle due reti deve condurre: così l’uscita è sempre collegata a $V_{DD}$ o a massa, e non c’è mai un percorso tra le due.

Le porte a due ingressi più usate sono quattro. La AND dà 1 solo se entrambi gli ingressi sono 1, la OR dà 1 se almeno uno è 1; la NAND e la NOR sono le loro negazioni. Con le sole NAND, o con le sole NOR, si costruisce qualunque funzione logica. Nei circuiti CMOS le porte naturali sono proprio NAND e NOR: un transistore $n$ conduce con l’ingresso alto e porta l’uscita bassa, quindi ogni rete è invertente, e una AND è una NAND seguita da un invertitore.

Si prenda la NOR. L’uscita deve essere bassa se $A$ oppure $B$ è alto: nella rete di pull-down bastano due transistori $n$ in parallelo, uno comandato da $A$ e uno da $B$. L’uscita deve essere alta solo se $A$ e $B$ sono entrambi bassi: nella rete di pull-up due transistori $p$ in serie, perché ciascuno conduce con il suo ingresso basso e basta che uno si spenga per interrompere il percorso. La NAND è il contrario: $n$ in serie e $p$ in parallelo.

In una rete i transistori in serie fanno un AND delle loro condizioni di conduzione, quelli in parallelo un OR. Le due reti di una porta sono duali: dove una ha due transistori in serie l’altra ne ha due in parallelo, comandati dagli stessi ingressi, e viceversa.

Il teorema dà un metodo di progetto. Si scrive la funzione negata come combinazione di AND e OR degli ingressi, la si traduce in serie e paralleli di transistori $n$, e si costruisce la rete duale di transistori $p$. Per esempio $Y = \overline{A\cdot B + C}$: nella rete di pull-down i transistori di $A$ e $B$ in serie, e quello di $C$ in parallelo alla serie; nella rete di pull-up i transistori di $A$ e $B$ in parallelo, e quello di $C$ in serie al parallelo. Sei transistori, contro i dieci di una NAND, una NOR e un invertitore.

Transistori in serie e in parallelo

I tempi di commutazione di una porta si stimano come quelli dell’invertitore, se i transistori che caricano o scaricano l’uscita si riducono a uno solo. Due transistori in parallelo, con gli stessi gate, source e drain, portano la somma delle correnti, e sono un transistore con $k = k_1 + k_2$. Per la serie serve un conto.

Con $k$ proporzionale a $W/L$, due transistori uguali in serie sono un transistore lungo il doppio: come due resistori in serie. La dimostrazione tiene la soglia uguale nei due transistori; in realtà quello in alto ha il source sopra massa e, per l’effetto body, una soglia più alta, e la serie conduce un po’ meno.

Con i transistori di riferimento, $k = 0{,}86$ mA/V², $V_{DD} = 3{,}3$ V e il carico di $134$ fF dell’articolo sui tempi, la stima per eccesso $\ln 2\,C_LV_{DD}/k(V_{DD} - V_{TH})^2$ dà $41$ ps per l’invertitore. In una NAND a due ingressi con transistori uguali la discesa dell’uscita passa per due transistori $n$ in serie, $k/2$, e dura $81$ ps; la salita passa per un transistore $p$ se cambia un solo ingresso, $41$ ps, o per due in parallelo se scendono entrambi, $20$ ps. In una NAND a $n$ ingressi la discesa passa per $n$ transistori in serie, e per averla veloce come quella dell’invertitore i transistori $n$ si fanno $n$ volte più larghi. Nella NOR tocca ai transistori $p$ stare in serie, e sono già i più larghi: per questo le NOR con molti ingressi occupano molta area, e nei circuiti CMOS si preferiscono le NAND.

La porta complessa $\overline{A\cdot B + C}$ ha tre tempi di salita diversi. Se dopo la commutazione $A = 0$, $B = 1$ e $C = 0$, l’uscita si carica attraverso i transistori $p$ di $A$ e di $C$ in serie, $k/2$, in $81$ ps; con $A = B = C = 0$ attraverso il parallelo di $A$ e $B$ in serie a $C$, $k = 2k\cdot k/3k = 2k/3$, in $61$ ps. Il ritardo di una porta non è uno solo: dipende da quali ingressi cambiano.

Pass-transistor e transmission gate

Le reti CMOS collegano l’uscita all’alimentazione o a massa. Una strada diversa è usare i transistori come interruttori che lasciano passare un ingresso verso l’uscita: è la logica a pass-transistor. L’esempio più semplice è il multiplexer: con il segnale di selezione $S = 0$ l’uscita è l’ingresso $A$, con $S = 1$ l’ingresso $B$, cioè $Y = A\cdot\overline{S} + B\cdot S$. In CMOS servono tre NAND e un invertitore, quattordici transistori; con due interruttori e un invertitore per $\overline{S}$ ne bastano pochi.

Un interruttore deve lasciar passare corrente nei due versi, perché il carico a volte va caricato e a volte scaricato, e il MOSFET lo fa: source e drain sono fisicamente uguali, e fa da source il terminale a tensione più bassa, per un transistore $n$. Il body non può seguire il source, che cambia, e va collegato alla tensione più bassa del circuito. Un transistore $n$ solo, però, non passa bene tutti i livelli.

Con l’effetto body le cose vanno peggio: il source sale, e con lui la soglia. Con i transistori di riferimento l’uscita si ferma a $2{,}48$ V invece di $2{,}96$ V. Il rimedio è la transmission gate: un transistore $n$ e un transistore $p$ in parallelo, comandati da segnali opposti. Il $p$ passa bene l’1 e male lo 0, il $n$ il contrario, e insieme passano entrambi i livelli senza perdite; per di più i due tempi di commutazione diventano simili, perché in ogni transizione lavorano i due transistori insieme.

La logica a pass-transistor ha un limite di fondo: non rigenera i livelli. L’uscita è l’ingresso trasmesso, con i suoi disturbi, e una catena di interruttori somma le cadute e i rallentamenti. Per questo i blocchi a pass-transistor si alternano con porte CMOS, che riportano i livelli a zero e a $V_{DD}$.

Il terzo stato

Una porta CMOS impone sempre la tensione della sua uscita. Due uscite collegate allo stesso filo, una alta e una bassa, formerebbero un percorso diretto dall’alimentazione a massa attraverso il transistore $p$ della prima e il transistore $n$ della seconda. Con i transistori di riferimento, simmetrici, il filo si fermerebbe a $V_{DD}/2$, un livello ambiguo, con una corrente di $6{,}1$ mA e $20$ mW dissipati.

Eppure è utile che più circuiti usino lo stesso filo, a turno: è il principio del bus, la linea condivisa su cui processore, memorie e periferiche si scambiano i dati. Chi non trasmette deve staccarsi, lasciando la linea in alta impedenza, un terzo stato indicato con $Z$ in cui l’uscita non è collegata né a $V_{DD}$ né a massa.

L’invertitore tri-state ha un ingresso di abilitazione $EN$. Quattro transistori in serie: in alto un transistore $p$ comandato da $\overline{EN}$, poi i transistori $p$ e $n$ di un invertitore comandati dall’ingresso, in basso un transistore $n$ comandato da $EN$. Con $EN = 1$ i due transistori esterni conducono, e il circuito è un invertitore con due transistori in serie in ciascuna rete. Con $EN = 0$ sono spenti tutti e due, e l’uscita è isolata qualunque sia l’ingresso. Un protocollo del bus decide chi abilita la propria uscita e quando.

Esercizi risolti e commentati

Esercizio 1. Progettare una porta CMOS che calcoli $Y = \overline{(A + B)\cdot C}$.

Soluzione. La rete di pull-down deve condurre quando $(A + B)\cdot C = 1$: i transistori $n$ di $A$ e di $B$ in parallelo, e il parallelo in serie al transistore $n$ di $C$. La rete di pull-up è la duale: i transistori $p$ di $A$ e di $B$ in serie, e la serie in parallelo al transistore $p$ di $C$. Per il teorema delle reti duali l’uscita è $\overline{(A + B)\cdot C}$. Si verifica un caso: con $A = 1$, $B = 0$, $C = 1$ conducono i transistori $n$ di $A$ e di $C$, e l’uscita è 0; nella rete di pull-up il $p$ di $A$ è spento, quindi la serie è interrotta, e il $p$ di $C$ è spento: nessun percorso verso $V_{DD}$.

Commento. Sei transistori. Con porte standard servirebbero una NOR, un invertitore e una NAND: dieci transistori. Le porte complesse fanno risparmiare area e ritardi, al prezzo di reti in serie più lunghe.

Esercizio 2. In una NAND a tre ingressi con i transistori $n$ del transistore di riferimento, quanto dura la discesa dell’uscita con il carico di 134 fF? Quanto devono essere larghi i transistori $n$ perché duri come nell’invertitore?

Soluzione. Tre transistori in serie equivalgono a uno con $k/3$, e il tempo è tre volte quello dell’invertitore: $3\cdot41 = 122$ ps con la stima per eccesso. Per tornare a $41$ ps il transistore equivalente deve avere $k$, cioè ciascun transistore $3k$: larghezza $30\ \mu$m invece di $10$.

Commento. Allargare i transistori aumenta però la capacità che la porta presenta agli ingressi, e rallenta le porte che la pilotano. Oltre tre o quattro ingressi conviene spezzare una porta in più porte piccole.

Esercizio 3. Dove sta la soglia di commutazione di una NOR a due ingressi con i transistori di riferimento, $k_n = k_p = 0{,}86$ mA/V², con i due ingressi collegati insieme? Quanto devono essere più larghi i transistori $p$ per riportarla a $V_{DD}/2$?

Soluzione. Con gli ingressi uniti le reti diventano un invertitore equivalente: i due $n$ in parallelo danno $k_n' = 2k$, i due $p$ in serie $k_p' = k/2$. Con la formula della soglia dell’invertitore CMOS e $\sqrt{k_p'/k_n'} = 1/2$,

$$V_M = \frac{V_{TH} + \frac{1}{2}\left(V_{DD} - V_{TH}\right)}{1 + \frac{1}{2}} = \frac{0{,}34 + 1{,}48}{1{,}5} = 1{,}21\ \text{V} .$$

Per $V_M = V_{DD}/2$ serve $k_p' = k_n'$, cioè $k_p/2 = 2k_n$: i transistori $p$ vanno fatti quattro volte più larghi, oltre al fattore $2{,}8$ già dovuto alla mobilità.

Commento. Un transistore $p$ di una NOR a due ingressi bilanciata è largo più di undici volte il transistore $n$ di un invertitore minimo. Con la NAND succede il contrario, ma sui transistori $n$, che partono più stretti. È un altro motivo per cui le librerie di celle CMOS preferiscono le NAND.

Esercizio 4. Un transistore $n$ usato come interruttore porta a un invertitore CMOS di riferimento un 1 degradato, $2{,}48$ V. L’invertitore legge ancora un 1? Consuma potenza statica?

Soluzione. L’ingresso supera $V_{IH} = 1{,}98$ V, quindi l’uscita è bassa e il livello logico è corretto. Ma il transistore $p$ dell’invertitore ha $V_{SG} = 3{,}3 - 2{,}48 = 0{,}82$ V, sopra la soglia di $0{,}34$ V: è acceso. Con l’uscita quasi a zero, $V_{SD} \approx 3{,}3$ V e il transistore è saturo, con $I = k(0{,}82 - 0{,}34)^2 = 0{,}86\cdot0{,}48^2 = 0{,}20$ mA. Il transistore $n$, acceso con $V_{GS} = 2{,}48$ V, assorbe questa corrente con una caduta piccola. L’invertitore dissipa $3{,}3\cdot0{,}20 = 0{,}65$ mW di continuo.

Commento. Il bit è giusto, ma la porta consuma come un invertitore a carico resistivo. Per questo dopo un pass-transistor $n$ si mette una porta che rigenera il livello, o si usa una transmission gate, o si aggiunge un piccolo transistore $p$ che tira l’ingresso fino a $V_{DD}$ quando l’uscita dell’invertitore è bassa.

Esercizio 5. Due invertitori con i transistori di riferimento hanno le uscite sullo stesso filo: uno forza 1, l’altro 0. Calcolare la tensione del filo e la corrente.

Soluzione. Conducono il transistore $p$ del primo, con $V_{SG} = V_{DD}$, e il transistore $n$ del secondo, con $V_{GS} = V_{DD}$. Con transistori simmetrici, per simmetria, il filo sta a $V_{DD}/2 = 1{,}65$ V. Il transistore $n$ ha $V_{DS} = 1{,}65$ V, meno di $V_{GS} - V_{TH} = 2{,}96$ V, ed è in zona ohmica:

$$I = 2k\left[2{,}96\cdot1{,}65 - \frac{1{,}65^2}{2}\right] = 1{,}73\ \text{mA/V}^2\cdot3{,}52\ \text{V}^2 = 6{,}1\ \text{mA} .$$

La potenza è $3{,}3\cdot6{,}1 = 20$ mW.

Commento. Un conflitto sul bus spreca potenza e lascia la linea a un livello che nessuna porta legge con sicurezza. Se il $p$ fosse più debole del $n$ il filo scenderebbe verso lo 0: vincerebbe il transistore più forte, non il dato giusto. Le uscite tri-state e un protocollo che abilita un solo trasmettitore alla volta servono a evitarlo.